Định nghĩa quy trình bán dẫn VLSI:‍

VLSI (Very Large Scale Integration) là một quy trình tích hợp hàng triệu cho đến hàng tỉ bóng bán dẫn lên trên một con chip, từ đó tạo nên các hệ thống mạch điện phức tạp. Nghành sản xuất chip bán dẫn đóng vai trò cực kì quan trọng trong kĩ thuật công nghệ hiện đại, để sản xuất thiết bị điện ttử như điện thoại thông minh, máy tính. Để một kĩ sư có thể làm việc trong nghành công nghệ bán dẫn, họ cần phải hiểu và nắm bắt được tất cả các bước có trong một quy trình sản xuất bán dẫn từ ý tưởng ban đầu tới chế tạo và sản xuất (Tape out).

Phân tích và thiết kế cấu trúc mạch (System Specification and Architecture design):

Bước đầu tiên trong quy trình thiết kế VLSI là xác định các yêu cầu của sản phẩm và hệ thống. Các yêu cầu này sẽ xác định chức năng và hiệu xuất của chip, chịu ảnh hưởng bởi yêu cầu từ đầu ra cuối của sản phẩm. Tại bước này các yêu cầu được chia ra thành 2 phần chính:

Thiết kế cấp hệ thống: tại giai đoạn này, các thông số kĩ thuật của hệ thống bậc cao được xác định, bao gồm: các yêu cầu về chức năng, hiệu suất, kích thước chip, công suất và kinh phí.

Thiết kế kiến trúc vi mạch: sau khi các thông số kĩ thuật được xác định. Tại đây, đường dẫn dữ liệu, phân bổ bộ nhớ, phân bổ năng lượng, và phương thức giao tiếp sẽ được thiết kế.

Thiết kế RTL (Register Transfer Level):

Để có thể thực hiện thiết kế RTL, chúng ta sử dụng ngôn ngữ lập trình HDLs (Hardware Description Languages) như Verilog và VHDL để xác định cách dữ liệu được truyền dẫn qua các thanh ghi (Register), và cách các tác vụ được thực hiện. Tại bước này, việc thiết kế các chức năng cho vi mạch bán dẫn được ưu tiên và tập trung để đảm bảo luồng dữ liệu chính xác được truyền giữa các thành phần khác nhau.

Xác minh và kiểm tra (Verification):

Ở giữa các công đoạn trong thiết kế vi mạch bán dẫn, chúng ta coi việc xác minh và kiểm tra là cần thiết để đảm bảo thiết kế chính xác. Việc xác minh và kiểm tra chiếm đáng kể trong quy trình thiết kế vi mạch VLSI, có thể lên đến 70% quy trình. Đối với thiết kế RTL, các công cụ như ModelSim, Cadence Xcelium, Icarus Verilog và Synopsys VCS được sử dụng để mô phỏng và gỡ lỗi RTL.

Tổng hợp thiết kế logic (Synthesis):

Khi thiết kế RTL đã được xác mình và kiểm tra, RTL cấp cao sẽ được chuyển đổi thành một danh sách mạng lưới cổng (Gate-level netlist). Danh sách này miêu tả chi tiết các cổng Logic và kết nối của chúng. 

Với tổng hợp thiết kế Logic (Logic Synthesis): các công cụ phần mềm như Synopsis Compiler hoặc Cadence Genus được sử dụng để chuyển đổi các mã RTL thành các cổng Logoc và flip-flops. Và đồng thời cũng hỗ trợ tối ưu hóa diện tích, điện năng và thời gian.

Danh sách mạng lưới cổng (Gate-level netlist): các thiết kế Logic trong thiết kế sau khi được tổng hợp, sẽ được thể hiện dưới dạng các cổng logic (cổng AND, OR, NOT, v.v).

DFT (Design for test):

Các nhà thiết kế tích hợp DFT vào quy trình thiết kế để đảm bảo rằng các kỹ sư sản xuất có thể kiểm tra chip một cách hiệu quả mà không cần phải quá quan tâm đến chức năng của mạch thiết kế. Một số lỗi có thể phát sinh là ngắn mạch (short circuit), hở mạch (open circuit), nối đất GND (stuck at 0) hoặc nối nguồn VCC (stuck at 1).Giai đoạn này tối đa hóa phạm vi kiểm tra lỗi, và đảm chip có thể được kiểm tra theo cách tiết kiệm chi phí.

Scan chains: là một kĩ thuật trong DFT, dùng để kiểm tra các tín hiểu của cổng được kết nối với nhau theo chuỗi.

Built_In Self-test (BIST): cũng là một kĩ thuật kiểm tra mạch trong DFT, dùng để kiểm tra các tính năng và câu lệnh một cách tự động.

Thiết kế vật lý cho chip (Physical Design):

Sau khi đã có các mô tả Logic cách các cổng giao tiếp và kết nối với nhau, tại bước này, chúng sẽ được chuyển đổi thành hình dạng vật lý thông qua quá trình thiết kế vật lý (Physical Design). Bước này đảm bảo ràng thiết kế đáp ứng được các hạn chế về diện tích, và giải quyết các vi phạm về tín hiệu và thời gian.

Thiết kế vật lý bao gồm rất nhiều bước nhỏ:

• Quy hoạch tầng (Floor planning): quyết định vị trí và cách đặt các khối khác nhau (ví dụ như: bộ nhớ, cổng logic, v.v) lên diện tích bề mặt của chip. Bước này rất quan trong vì nó có thể ảnh hưởng đến hiệu suất của tất cả các bước theo sau, và cũng sẽ ảnh hưởng đến chất lượng cuối cùng của vi mạch.
• Đặt cell (Placement): bước này phân bổ các vị trí vật lý cho từng cổng Logic và các standard cell. Tập trung chủ yếu tới thời gian truyền dữ liệu và mật độ các cell.
• CTS (Clock-tree Synthesis): thiết kế mạng lưới phân bố thời gian để đảm bảo tất cả các phần tử có cùng xung đồng hồ đều nhận được tín hiệu đồng thời.
• Định tuyến (Routing): kết nối các cell bằng các dây dẫn tín hiệu và thời gian bằng các dây kim loại. Bước này giúp đảm bảo thiết kế đáp ứng được các yêu cầu về tính toàn vẹn tín hiệu và thời gian.

Static-timing analysis (STA):

Chúng ta sử dụng phương pháp Phân tích thời gian tĩnh hay STA để xác minh hiệu suất thời gian của mạch điện mà không cần phải mô phỏng các chuyển động. STA rất cần thiết trong thiết kế VLSI vì nó đảm bảo mạch đáp ứng được các ràng buộc thời gian cần thiết để đạt được các yêu cầu và chứng năng của mạch điện ở tốc độ xung nhịp mong muốn.

Để có thể thực hiện phân tích tất cả đường tín hiệu, chúng ta có thể sử dụng các công cụ như Synopsis PrimeTime hoặc Cadence Tempus. Với những dữ liệu có được sau phân tích, chúng ta sẽ tạo ra những thay đổi và chỉnh sửa trên thiết kế để, từ đó khắc phục các lỗi liên quan đến Slack, Setup Time và Hold Time.

Xác minh và kiếm tra sau thiết kế vật lý (DRC, LVS, Antenna Check, IR Drop, SI check):

Trong quá trình thực hiện thiết kế vật lý (Physical Design) cho vi mạch của mình, chúng ta thực hiện các việc kiểm tra tính đúng đắn và hiệu suất của mạch liên tục, từ đó giúp sửa lỗi ngay khi phát hiện. Để có được sản phẩm cuối cùng hoàn hảo với hiệu suất mong muốn, rất nhiều yêu cầu và quy luật cần phải tuân theo trong quá trình thiết kế vật lý (Physical Design) cho vi mạch VLSI:

Design rule Check (DRC): quy trình kiểm tra này đảm bảo thiết kế vật lý trên vi mạch tuân thủ quy luật của Foundry (Nhà máy sản xuất bán dẫn). Các quy luật cơ bản có thể là khoảng cách tối thiểu giữa các lớp kim loại, độ rộng của đường tín hiệu, kích thước của via, v.v .Để tránh các vấn đề xảy ra trong quá trình sản xuất và gia công, cũng như tránh rủi ro sau khi sản phẩm hoàn thiện.

Layout vs Schematic (LVS): đây là bước kiểm tra quan trọng trong thiết kế LVSI, bước kiểm tra này đảm bảo rằng thiết kế vật lý khớp với sơ đồ mạch điện gốc hoặc sơ đồ mạng lưới (netlist). Các lỗi có thể xuất hiện khi thực hiện LVS là sai lệch kết nối (Connectivity mismatch), thiếu bộ phận (Missing/extra Devices), sai lệch thông số (Parameter Mismatches).

Kiểm tra ăng-ten (Antenna check):  là quy trình xác minh thiết kế vật lý để ngăn hiện tượng tích tụ điện tích quá mức trên các kết nối kim loại dài. Hiện tượng ăng-ten có thể làm hỏng các bóng bán (transistor) trong vi mạch.

IR drop: là hiện tượng sụt giảm điện áp xảy ra trong mạng lưới phân phối điện do điện trở của dây dẫn và dòng điện chạy qua chúng. Hiện tượng này có thể khiến một số bộ phận của chip nhận điện năng ít hơn mức cần thiết, dẫn đến giảm hiệu suất, sai lệch thời gian và hỏng chức năng. Để có thể phân tích IR drop, chúng ta có thể sử dụng công cự như Redhawk hoặc Voltus.

Signal Integrity check (SI check): bước này đảm bảo tín hiệu điện trong các kết nối của chip duy trì hình dạng và thời gian theo đúng yêu cầu, mà không bị nhiễu. Hiện tượng này diễn ra do các tín hiệu trong các dây nằm gần nhau ảnh hưởng đến nhau. Để có thể phân tích cách các tín hiệu tương tác và đảm bảo sự nhiễu tối thiểu giữa các dây. Ở bước này, công cụ được sử dụng để phẩn tích là PrimeTime SI (Synopsis) hoặc Tempus SI (Cadence).

Sign off và Tape-out:

Sign-off: đề cập đến các quy trình xác minh và xác thực trước khi tape-out, đảm bảo thiết kế đáp ứng mọi hạn chế về hiệu suất, công suất, diện tích và sản xuất.

Tape-out: là giai đoạn cuối cùng trong quy trình thiết kế VLSI, hoàn thiện thiết kế và gửi nó đến nhà máy sản xuất bán dẫn (Foundry). Bước đánh dấu dự hoàn thành của tất cả các bước thiết kế bao gồm xác minh (Verification) và thiết kế vật lý (Physical design), sau đó tạo ra dữ liệu bố trí cuối cùng để bắt đầu sản xuất vi mạch.